verilog与vhdl相比，vhdl更有前景

两者各有各的特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是:它非常容易掌握，是类C语言，只要有 C 语言的编程基础，可以通过比较短的时间掌握这种设计技术。而 VHDL 设计相对来说要难一点，是类ADA语言，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。